给PLL和射频时钟供电，为什么不能只比较纹波峰峰值

发布：2026年10月7日 · 更新：2026年10月7日

给PLL或射频时钟供电，不能只比较纹波峰峰值。应先确定敏感频偏和供电耦合路径，再选择局部稳压、滤波及其上游电源。总幅度更小的噪声若集中在关键频段，未必比幅度稍大但位于其他频段的噪声更合适；本文不把任何电源型号直接称为射频低噪声方案。

三个因素决定同一个扰动怎样进入时钟

上游电源产生的扰动，经局部稳压器的PSRR衰减后进入负载；局部稳压器自身还会产生噪声。VCO对电源变化的敏感度以及PLL环路对不同频偏的作用，进一步决定时钟结果。ADI的PLL电源设计文章给出了这些不同路径的讨论，不能据此用一个固定PSRR数字覆盖全部频率。

因此，PSRR高并不等于稳压器本身噪声小，也不等于整机相位噪声一定低。实际压差、负载、电容和PCB耦合都可能改变可用条件。

假设某频率处上游有10mV幅度扰动，局部稳压器在实际工作点的PSRR为40dB，则按线性幅度关系，传递分量约为10÷100＝0.1mV。若同一工作点在另一个频率处只有20dB，则约为1mV。这个例子只采用假设PSRR，且未计局部器件自身噪声，不是系统相位噪声预测。

若换一个器件让第一个频段更安静，但第二个频段正好落入项目敏感频偏，不能单凭总纹波更低认定升级成功。是否形成明显时钟杂散，还需要具体VCO耦合特性和完整链路证据。

向时钟板提供方索取目标频偏范围、允许杂散、供电轨定义以及对噪声频谱的要求。随后核对局部稳压器在这些频段的抑制与自身噪声，再确认最低输入时仍有足够压差，最后汇总母线功率和允许输入范围。不要先选一个“极低纹波”工业电源，再让下游设计去解释全部结果。

工业电源→局部转换与低噪声稳压→PLL/VCO，是常见的职责分层；具体项目可能采用其他经过确认的结构。直接给成品射频设备供电时，应以成品输入规范为准；自制时钟板则不能跳过局部供电设计。

可在伟豪选型入口提交上游电压窗口、负载及需要核对的噪声频带。供应商没有对应频带资料时，应记录为待验证条件，不能写成已满足相位噪声指标。本文只有选型推理，没有提供任何电源或射频系统的实测结果。

本文解决的是按频偏、噪声频段及LDO PSRR选择供电链。如需比较相邻问题，可阅读两个电源的纹波指标怎么比较？先统一测量条件。